‘비욘드 7나노’ 한계돌파 시작한 EUV
‘비욘드 7나노’ 한계돌파 시작한 EUV
  • 이수환 기자
  • 승인 2019.06.17 08:00
  • 댓글 0
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파장 다음으로 렌즈 수차 개선

올해 시스템 반도체는 물론 D램에 극자외선(EUV) 노광 공정이 적용되면서 미세공정 한계가 또 한 번 극복됐다. 업계는 기술 개발의 벽에 부딪칠 때마다 소재와 노광 공정 설계를 바꿔가며 갖은 방법을 동원했다.

더 미세한 회로를 만들려면 해상력(解像力, resolution)을 높여야 한다. 노광원 파장(λ), 공정변수(K1), 렌즈 수차(numerical aperture, NA)의 세 가지 방법 가운데 적어도 한 가지는 개선되어야 한다. 지금까지는 미세공정 개선이 어려웠을 때마다 구원투수처럼 등장한 기술 덕분에 그럭저럭 만족스러운 결과를 얻었다.

예컨대 새로운 렌즈를 장착하거나, 더블 혹은 쿼드패터닝을 사용하등 경우가 대표적이다. 현재 널리 사용되고 있는 불화아르곤(ArF) 액침(液浸, immersion)은 물로 빛의 각도를 조절해 해상력을 높인 케이스다. EUV 도입은 길이가 짧은 파장으로 회로를 그려내는 것이 핵심이다. 덕분에 7나노 이하 초미세 반도체를 생산하면서도, 각 회로 레이어별로 여러 번 새길 패턴을 한 번에 새겨 원가를 대폭 절감할 수 있다.

현재 EUV 양산에 사용되는 노광장비는 ASML의 ‘NXE3400B’다. 이후에는 신형 노광장비 ‘NXE3400C’가 쓰일 계획이다. 출력을 250와트(W) 이상으로 높였다. 렌즈 수차(NA)의 성능도 강화해 시간당 웨이퍼 처리량(WPH)을 높일 방침이다. 초기에는 50mJ(milli Joule dose, 빛을 얼마나 쬐어야 감광이 되는 지를 나타내는 단위. 단위가 높으면 에너지 소비량이 높아짐)에서 시작했지만 40/35/33/26mJ까지 낮추는데 성공했다. 15mJ를 기준으로 EUV의 패터닝 원가는 300%(이머전 ArF의 비용을 100%로 봤을 때) 미만으로 본다. 수치가 낮을수록 돈이 적게 들어가는 셈이다. 20mJ도 이미 달성했다.

현재 EUV 기술로 구현한 NA는 0.33이다. 앞으로 0.55로 강화한다. 이를 위해 독일 자이스 산하 반도체 사업부문인 칼자이스SMT의 기술력을 활용한다. ASML은 2016년 칼자이스SMT 지분을 24.9%를 인수한 바 있다. EUV 장비의 결함을 수정하고 마스크 인증을 위한 광학 계측 플랫폼도 칼자이스SMT가 만든다. 하이-NA EUV를 위한 에뮬레이션 솔루션 ‘EXE5000’이 사용된다. 웨이퍼와 마스크 단위에서 모두 0.55NA 적용이 가능하다.

7나노 공정이 EUV 1세대 기술이라면, 출력을 높이는 것이 2세대, 공정변수(K1) 강화가 3세대다. 이 단계에서 여러 번 노광 작업을 하는 더블패터닝(DPT)도 다시 도입된다. 이머전 ArF에서 활용하던 방법을 그대로 이용한다. 그리고 4세대에서는 NA를 0.55까지 달성하는 것이 목적이다. 이를 통해 적어도 3나노까지 반도체를 만들 수 있다는 게 업계 안팎의 분석이다.

업계 관계자는 “시스템 반도체뿐 아니라 D램에서 EUV 활용이 본격화되면 반도체 생산원가도 크게 낮출 수 있을 것”이라며 “EUV가 널리 쓰일수록 관련 장비와 부품, 재료를 대는 후방 산업계의 매출이 확대될 것으로 본다”고 전했다.

반도체 EUV 기술 글로벌 콘퍼런스 안내 : 6월 19일 엘타워 7층

EUV 기술은 최근 반도체 업계 최대 화두로 떠올랐습니다.

전자부품 전문 미디어 디일렉은 국내 미디어 최초로 EUV 생태계에 속한 전문가를 모시고 관련 업계의 기술 트렌드, 과제와 미래를 조망하는 글로벌 테크 콘퍼런스를 오는 6월 19일 개최합니다. 이날 행사에선 6월 10일(현지시간)부터 13일까지 미국 캘리포니아에서 열리는 ‘2019 EUVL 워크숍(https://euvlitho.com)’의 주요 발표를 되짚는 리뷰 세션도 준비돼 있습니다.

삼성전자와 SK하이닉스는 물론 EUV 생태계에 속한 국내외 다양한 장비 재료 회사가 나와서 기술과 시장의 변화점을 소개합니다.

멘토 지멘스 비즈니스, KLA, 에드워드, JSR-EM, 칼자이즈 SMT, 인테그리스 등에서는 본사에서 전문가가 참석해 최신 기술 동향을 공유합니다. 동시통역이 준비돼 있습니다.반도체 등 전자부품 전문 미디어 디일렉이 기획 주관한 차별화된 콘퍼런스입니다. 새로운 정보로 새로운 사업 기회를 잡으시기 바랍니다. 많은 관심 부탁드립니다.

사전 등록 페이지 바로가기

- 행사 개요 -

행사 : Moore’s Law를 지속시킬 첨단 반도체 공정 기술, EUV 생태계 콘퍼런스
주최 : 한국반도체산업협회, 한국반도체연구조합
주관 : 전자부품 전문미디어 디일렉(www.thelec.kr)
일시 : 2019년 6월 19일(수) 09:30~18:00
장소 : 양재동 엘타워 7층 그랜드볼룸등록비용 : 33만원(부가세 포함)규모 : 250명

*동시통역 지원, 발표 책자, 점심식사 및 커피와 다과 제공

- 프로그램 -

시작시간

발표주제

연사

09:30

등록

09:55

인사말

한국반도체산업협회

10:00

EUV : Enabling cost efficiency, tech innovation and future industry growth

ASML코리아, 최기보 Strategic Marketing Korea 이사

10:30

D램 양산 적용 위한 EUV 개발 현황과 과제

SK하이닉스, 임창문 미래기술연구원 연구위원

11:00

삼성 파운드리 사업부 EUV 개발 및 적용 현황

삼성전자, 전용주 Ph.D, Principal Professional

11:30

EUV in manufacturing : Unprecedented requirements and sub-atomic accuracy

멘토 지멘스 비즈니스, John Sturtevant, Director, Calibre Modeling & Verification Solution

12:00

점심시간

13:00

EUV 기술 생태계 도전과 과제(2019 EUVL 워크숍 리뷰)

한양대학교, 안진호 교수

13:30

Actinic EUV mask 검사 장비 개발 현황

에프에스티 계열 @E-SOL, Inc. 이동근 CTO 부사장

14:00

EUV Challenges & MI Solutions

KLA, Andrew Cross Process Control Solutions Project Director

14:30

EUV in the Subfab - An outlook into HVM

에드워드, Dr. Anthony Keen Technology Manager, EUV

15:00

커피 브레이크

15:30

Advanced Lithography Material Status toward 5nm Node and beyond

JSR Electronic Materials, Takanori KAWAKAMI General Manager

16:00

Enabling continued shrink : EUV lithography and infrastructure

칼자이즈 SMT, Bernd Geh Senior Principle Scientist

16:30

Wafer & Reticle Handling Technology for EUV Fabs

인테그리스, Dr. Poshin Lee Technology Management Director

17:00

EUV Simulation readiness with Rigorous simulator

시높시스, 최중회 Silicon Engineering Group Mask Synthesis Application Engineering Manger(이사)

17:30

EUV 펠리클 기술개발 현황

에스앤에스텍, 이창훈 신기술개발팀 이사



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