[반·디 기술로드맵] 이근택 삼성전자 마스터가 짚은 ‘차세대 반도체 장비’ 요구
[반·디 기술로드맵] 이근택 삼성전자 마스터가 짚은 ‘차세대 반도체 장비’ 요구
  • 이예영·한주엽 기자
  • 승인 2019.03.26 16:04
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낮은 산포(散布) 낮은 디펙트(defect) 낮은 코스트(Cost)가 핵심
이근택 삼성전자 반도체연구소 장비기술개발 마스터
이근택 삼성전자 반도체연구소 장비기술개발 마스터

이근택 삼성전자 반도체연구소 장비기술개발 마스터는 26일 오후 서울 양재동 엘타워에서 열린 반도체·디스플레이 기술로드맵 세미나에서 ‘차세대 반도체 장비 전망’을 주제로 연설했다.

이 마스터는 장비개발 전문가다. 2014년 말 삼성전자 내 연구개발(R&D) 분야 최고전문 직책인 ‘마스터’로 선임된 바 있다.

그는 차세대 D램, 낸드플래시, 로직 생산용 장비의 요구 사항을 소개했다.

D램은 커패시터 생산 설비 혁신이 요구됐다. D램은 커패시터 내 전하 저장 유무로 0과 1을 판단한다. 회로 선폭이 미세화되면 커패시터 바닥 면적 역시 좁혀야 한다. 이 경우 커패시터 전하 저장 공간을 사수하기 위해 세로 길이가 늘어나게 돼 있다.

바닥은 좁고 세로 길이가 길면 생산 과정에서 인접 커패시터와 붙거나 심하면 무너질 수 있다. 최근 D램 미세화가 더디게 이뤄지는 이유는 바로 이러한 커패시터의 구조적 문제를 풀기 어렵기 때문이다.

이 마스터는 “굉장히 높은 유전율을 가진 물질, 굉장히 단단한 전극이 없으면 안 된다”면서 “물질 혁신과 더불어 이를 소화할 수 있는 장비 역시 필요하다”고 설명했다.

낸드플래시는 3D 구조로 바뀌면서 적층 숫자가 계속 늘어나고 있다. 문제는 식각 공정이다. 적층 숫자가 많아질수록 홀(구멍)을 깊게 뚫어야 한다. 해외 경쟁사의 경우 이 같은 문제를 풀지 못해 더블스택(2-스택) 방식으로 3D 낸드플래시를 생산 중이다.

더블스택은 홀 식각 등 작업을 마친 3D 낸드 칩 두 개를 이어 붙여 단수를 높이는 기술이다. 둘 사이에는 절연층이 존재한다. 더블스택은 단일로 셀을 쌓는 싱글스택 방식 대비 공정 숫자가 많고 재료도 더 많이 들어간다. 원가가 높아진다는 의미다. 삼성전자는 싱글스택을 고수하고 있지만 앞으로는 더블스택 공정을 도입할 수 밖에 없다고 전문가들은 보고 있다.

삼성전자는 3나노부터 게이트올어라운드(GAA:Gate-All-Around) 트랜지스터 구조의 로직칩을 생산할 예정이다. GAA는 전류가 흐르는 게이트 통로를 기존 각형 핀펫 구조에서 모든 면에 두는 것이 핵심이다. 핀펫은 3개 면에서 전류가 흘렀지만, GAA는 게이트를 감싸는 모든 면으로 전류를 흘릴 수 있다. 전류가 흐르는 통로가 커지면 그 만큼 성능이 좋아진다.

이 마스터는 그러나 “(이 기술을 상용화하기 위한) 트랜지스터, 패터닝, 물질 모두 어렵다”면서 “저저항 컨텍 형성 기술, BEOL(back end of line) 배선 공정 영역에서의 구리와 로우K 기술 개발도 선행돼야 한다”고 말했다.

그는 “높은 선택비(하이 셀렉티비티), 높은 A/R(Aspect Ratio) 구조에 효과적으로 대응하면서 신뢰성 측면에서 공정 온도를 낮춰야 한다”면서 “동시에 공정 스피드도 느려지면 안 된다”고 강조했다.

아울러 “공정 미세화에 따라 장비 예방보수(PM) 및 파츠 사용주기도 짧아지는 것이 현재의 추세인데, 이 때문에 원가 측면에서 어려움을 겪고 있다”면서 “PM을 아예 안하거나, 자동으로 되는 방향성을 갖고 개발을 하고 있다”고 말했다.

이 마스터는 “결국 반도체 장비는 낮은 산포(散布) 낮은 디펙트(defect) 낮은 코스트(Cost)가 핵심 가치”라면서 “협력업체와 처음부터 같이 개발을 해야 이런 여러 가지 도전 과제를 극복할 수 있다”고 강조했다. 



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