1위와 2, 3위 개발 방향 갈려
삼성전자가 4F스퀘어 D램 메모리 셀 단위 구조 개발에 나선다.
성공한다면 노드 변경 없이도 기존 6F스퀘어급 대비 칩 다이(Die) 면적을 30% 안팎으로 줄일 수 있는 것으로 전해졌다. 4F스퀘어는 10여년 전에도 D램 업계가 상용화를 시도하다 실패로 끝난 셀 구조 기술이다. 공정 난제가 상당히 많은 것으로 전해졌다.
24일 복수 관계자에 따르면 삼성전자는 최근 4F스퀘어 셀 구조 D램 양산화를 위해 반도체연구소 내 개발팀을 꾸렸다. 삼성전자는 D램 각 요소를 위로 쌓아올리는 3D 방식 보다 4F스퀘어 구조를 개발하는 것이 더 현실적이라는 판단을 내린 것으로 알려졌다. 현재 기술로는 선폭 축소 한계에 직면할 것으로 보이는 10나노 이하 D램 공정에서 4F스퀘어를 적용한다는 목표를 정했다.
D램은 트랜지스터와 커패시터를 포함하는 사각 어레이(Array)로 배열된 수십억개 셀로 구성된다. 커패시터에 전하가 있고 없고에 따라 0과 1을 판단한다.
트랜지스터는 전류가 들어와서 흘러나가는 방향에 따라 소스(S)-게이트(G)-드레인(D)으로 구성된다. 드레인 위로 전하가 저장되는 커패시터가 위치한다. 트랜지스터는 워드라인(WL), 비트라인(BL)과 맞물린다. 워드라인은 트랜지스터 온오프(on/off) 스위칭을 맡기 때문에 게이트와 연결돼야 한다. 비트라인은 데이터를 읽고 쓰는 역할을 수행하기에 트랜지스터 소스 부위와 연결된다.
D램 셀 어레이 구조를 위에서 아래로 내려다보면 마치 바둑판과 같은 형상이 띤다. 2000년대 초중반 8F스퀘어 구조 때는 가로 4칸, 세로 2칸씩 총 8칸을 썼다. 비트라인 간격이 4F, 워드라인 간격이 2F여서 8F로 명명했다. F는 feature의 약어로 임계치수(CD:Critical Dimension)를 의미하기도 한다. 6F스퀘어 때는 8F스퀘어 구조에서 놀고있는 빈 공간을 채우는 방식으로 진화했다. 실제로는 비트라인 간섭을 줄이기 위해 트랜지스터를 대각선으로 배치하는 방법을 썼다. 6F스퀘어라 불렀지만 실제로는 7.8F스퀘어 구조(워드라인 간격 2.6F, 비트라인 간격 3.0F)라는 것이 전문가 설명이다.
삼성전자가 개발 방향을 잡은 4F스퀘어는 트랜지스터 구조를 수직으로 올리는 것이 차이점이다. 아래에서 위로 소스, 게이트, 드레인, 커패시터를 순서대로 위치시키고 워드라인과 비트라인을 각각 게이트와 소스에 연결하는 전혀 새로운 구조를 만들어내야 한다. 이 경우 워드라인과 비트라인 간격이 각각 2F씩, 4F스퀘어 구조가 된다.
셀 구조가 완전히 바뀌기 때문에 공정 프로세스도 완전히 변경될 것으로 보인다. 이 과정에서 시행착오도 상당할 것으로 예상된다. 그러나 성공한다면 단번에 칩 다이 면적을 30% 안팎으로 줄일 수 있다.
업계 관계자는 "4F스퀘어 셀 구조는 2010년대에 개발 얘기가 나왔다가 공정상 난제로 접어뒀던 기술"이라면서 "그러나 10나노 이하에선 현재 구조로는 더 이상 선폭 축소가 어렵다고 판단해 이 같은 결정을 내린 것으로 안다"고 말했다.
현재 메모리 업계가 내놓은 12나노 D램(1b)의 실제 선폭은 삼성전자와 SK하이닉스 모두 실제 12.8나노다. 마이크론은 13.3나노다. 삼성전자의 경우 12.3나노로 개발하다 개발상 난제로 12.8나노로 설계를 일부 변경했다. 메모리 3사 모두 11나노(1c)대, 10나노대(1a)로 두 번의 기술 업그레이드가 계획돼 있다.
또 다른 업계 관계자는 "10나노 미만부터 삼성은 4F스퀘어, SK하이닉스와 마이크론은 3D로 간다는 계획을 세웠다"면서 "삼성전자와 2, 3위 업체의 개발 방향이 갈린 것"이라고 했다.
삼성전자는 4F스퀘어 방식으로 10나노 이하 노드에서 한 세대를 버티고, 이 칩을 다이렉트로 본딩(접합)하는 방식으로 2단 적층해 또 한세대를 버틴다는 계획도 세운 것으로 전해졌다.
디일렉=한주엽 기자 powerusr@thelec.kr
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[알림] 2023 차세대 메모리 공정 장비·소재·기술 콘퍼런스
최근 몇년간 D램 업계는 스케일링의 한계를 뛰어넘기 위해 EUV를 도입하며 비싼 수업료를 치르고 있습니다. 그럼에도 불구 향후 5년 혹은 그보다 이른 시기에 다시금 스케일링 한계에 다다를 수 있다는 우울한 전망이 나옵니다. 현재 D램 업계의 최선단 공정은 12nm입니다. 삼성전자가 최근 12nm 양산 소식을 발표했고, SK하이닉스도 조만간 양산 단계에 접어들 것으로 예상됩니다. 하지만 12nm를 넘어, 그 다음 공정으로 넘어가는 기술개발의 벽은 점점 더 높아질 겁니다.
업계에선 D램 공정 쉬링크(shrink)의 물리적 한계를 10나노 미만으로 보고 있습니다. 그 때까지 공정 미세화를 위해 주요 반도체 소자기업들은 갖은 방법을 연구 및 검토 중입니다. 평면형 D램에서 3D로의 구조 변경, 셀 구조의 변화 등이 추진되는 이유도 바로 이 때문입니다.
우리는 낸드플래시가 2D 플래너 형에서 3D형으로 바뀔 때의 큰 변화를 직접 체감했습니다. 비트당 코스트 감소에 따른 스케일링 효과의 극대화, 장비 재료 시장의 큰 지형 변화 등이 바로 그것입니다. D램 공정의 구조가 바뀌면 현재의 노광 장비 중심의 설비 투자가 증착, 식각 분야로 옮겨갈 것이 확실합니다. 재료 분야도 큰 변화가 이뤄질 것입니다. 업계의 희비가 갈릴 것으로 예상합니다.
이러한 변화의 움직임이 수면 위로 올라오면 국책과제도 다량 기획돼 나올 것으로 예상할 수 있겠습니다. 디일렉은 이러한 큰 변화에 앞서 글로벌 반도체 기업의 전문가를 통해 어떤 식으로 기술 개발이 전개될 지 사전에 살펴보는 메모리 관련 콘퍼런스를 기획했습니다.
◆ 행사 개요
- 행사명 : 2023 차세대 메모리 공정 장비·소재·기술 콘퍼런스
- 일시 : 2023년 6월 8일(목) 10시~17시
- 장소 : 서울 역삼동 포스코타워 3F 이벤트홀 (2호선 역삼역 3번출구 도보 3분)
- 주최 : 한국반도체산업협회, 한국반도체연구조합
- 주관 : 디일렉, 와이일렉
◆ 세부 일정
