TSMC, 5나노 테스트 칩 수율 80%...실제 양산시 수율 낮아질 듯
TSMC, 5나노 테스트 칩 수율 80%...실제 양산시 수율 낮아질 듯
  • 전동엽 기자
  • 승인 2019.12.17 14:54
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IEDM 컨퍼런스 2019서 논문 발표
대만 TSMC 팹 내부 (출처. TSMC)
대만 TSMC 팹 내부 (출처: TSMC)

TSMC가 5나노 공정 테스트칩 생산 수율이 평균 80% 수준이라고 밝혔다.

이 회사는 지난 12일(현지시간) 미국 샌프란시스코에서 열린 'IEDM 컨퍼런스 2019'에서 5나노 공정 현황을 공개했다. 논문을 통해 테스트 칩 수율 80%를 달성했다고 밝혔다. 내년 상반기에 대규모 양산을 시작한다. 

TSMC는 논문에서 5나노 극자외선(EUV) 노광 공정이 7나노 공정에 비해 성능이 15% 향상됐고, 전력 사용량은 30% 줄었다고 밝혔다. 256메가비트(Mb) S램과 일부 로직을 가진 테스트 칩은 평균 80%, 웨이퍼당 최대 수율은 90% 이상 된다고 했다. 전문가들은 그러나 실제 양산시에도 이 같은 수율이 나올 지는 미지수라는 반응을 내놓고 있다. 테스트 칩은 실제 칩 보다 구조가 간단하고 면적이 작기 때문이다. 

IT기술 전문 매체 아난드텍은 TSMC가 발표한 논문 내용을 근거로 5나노 결함율을 계산했다. TSMC는 테스트 칩이 S램 30%, 중앙처리장치(CPU)와 그래픽처리장치(GPU) 60%, 입출력(IO) 블록 10%로 구성돼 있다고 밝혔다. 아난드텍에 따르면 256Mb S램은 5.376mm2 면적을 차지한다. 테스트 칩 다이 크기는 약 17.92mm2라고 유추했다. 300mm 웨이퍼 기준 3252개 다이를 형성할 수 있다. 80% 수율이라면 2602개 양품 다이를 만들 수 있다. 이렇게 얻어진 불량률을 7나노 공정이 적용된 실제 제품에 대입하니 수율이 크게 낮아졌다. 칩 면적이 커지기 때문이다. 칩 면적이 110mm2 정도인 화웨이 기린 990 5G에 적용하면 32% 수율이 나온다. 76.28mm2 크기인 AMD 젠2 8코어 다이 수율은 41% 정도가 된다. 

TSMC는 이번 논문에서 테스트 칩 수율과 더불어 공정에 필요한 마스크 수가 감소했다고 밝혔다. 기존 4~5개 마스크가 필요했던 공정을 마스크를 하나로 해결했다. EUV를 사용하지 않던 공정에서 110개 이상 마스크를 사용했다면, EUV를 적용한 뒤로는 75~80개 수준으로 줄었다고 설명했다.

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#TSMC #IEDM


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