삼성전자 '12단 3D-TSV' 패키징 기술 개발... HBM에 적용
삼성전자 '12단 3D-TSV' 패키징 기술 개발... HBM에 적용
  • 전동엽 기자
  • 승인 2019.10.07 17:30
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8단과 동일한 두께로 D램 칩 12단 적층, 시스템 설계 편의성 높여
8단, 12단 구조 비교 이미지

삼성전자가 업계 최초로 '12단 3차원 실리콘 관통전극(3D-TSV)' 기술을 개발했다고 7일 밝혔다.

12단 3D-TSV는 기존 금선(와이어)을 이용해 칩을 연결하는 대신 반도체 칩 상단과 하단에 머리카락 굵기 20분의 1수준인 수 마이크로미터(㎛) 직경 전자 이동 통로 6만개를 만들어 연결하는 패키징 기술이다. 기존 와이어 본딩 기술보다 칩들 간 신호를 주고받는 시간이 짧아져 속도와 소비전력을 크게 개선한다.

삼성전자는 기존 8단 적층 고대역폭메모리2(HBM2) 제품과 동일한 패키지 두께(720㎛)를 유지하면서 12개의 D램 칩을 적층했다. 종이(100㎛) 절반 이하 두께로 가공한 D램 칩 12개를 적층해 수직으로 연결하는 고도의 정밀성이 필요하다. HBM에 12단 3D-TSV 기술을 적용하면 기존 8단에서 12단으로 적층 수가 높아져 용량을 1.5배 증가시킬 수 있다.

이 기술에 최신 16기가비트(Gb) D램 칩을 적용하면 업계 최대 용량인 24기가바이트(GB) 고대역폭 메모리(HBM) 제품도 구현할 수 있다. 이는 현재 주력으로 양산 중인 8단 8GB 제품보다 3배 늘어난 용량이다. 고객 수요에 맞춰 24GB 고대역폭 메모리 양산 예정이다. 

백홍주 삼성전자 DS부문 테스트앤시스템패키지(TSP) 총괄 부사장은 "인공지능, 자율주행, 고성능 컴퓨팅(HPC) 등 다양한 응용처에서 고성능을 구현할 수 있는 12단 3D-TSV 기술로 반도체 패키징 분야에서도 초격차 기술 리더십을 이어가겠다"라고 말했다.



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